在數字芯片后端設計流程中，布局規劃的好壞直接影響整體設計的時序收斂以及布線質量，因此其過程需要經歷反復迭代。隨著先進工藝的不斷發展，設計規模日趨龐大，后端設計的每個環節所需的時間也相應增長，有的單個環節需要花費數天甚至數周，這對于模塊后端設計人員應對緊張的項目時間節點也提出了更大的考驗，因此減少設計中的迭代次數就成為優化設計流程的關鍵。
圖1 數字芯片后端布局布線流程
(資料圖)
數字實現EDA先進解決方案供應商芯行紀科技有限公司（以下簡稱“芯行紀”）宣布推出的首款完全自主研發的數字實現EDA產品——AmazeFP智能布局規劃工具，將機器學習技術應用于布局規劃引擎，在兼顧性能、功耗和面積（PPA）的同時，提供了高度智能的擁塞感知、便捷的數據流分析和宏單元自動整理對齊功能，有效解決當前數字芯片在后端設計的布局規劃節點面臨的對經驗依賴度高、手工耗時長、數據流分析手段單一、設計問題依賴后期定位導致的收斂性差等難題。
圖2 融合機器學習和擁塞感知技術的布局規劃引擎
AmazeFP采用的機器學習技術可快速獲取高質量的宏單元布局思路，提供給用戶初步布局規劃；內置的數據流導向引擎，可智能規劃宏單元擺放，加速宏單元關鍵路徑的時序收斂；擁塞感知功能可準確預測擁塞度并調整宏單元位置，實現高效且有針對性的全局優化；宏單元自動整理對齊功能可以動態地根據所選的宏單元自動生成網格化窗口，極大地節省用戶規整對齊宏單元的時間。
產品發布的同時，芯行紀也發起“AmazeFP優客計劃”，用于聽取廣大集成電路設計企業對于軟件功能的創意需求或者亟待解決的設計難點，在已有的自主研發的產品基礎上進行快速定制化開發，將新功能及時呈現至后續的更新產品中。
本文將著重分享AmazeFP在應用中的具體表現，并詳細介紹“AmazeFP優客計劃”，鼓勵開發者使用軟件并隨之共同創新，攜手推動數字實現EDA的進步。
案例一： 在GPGPU設計模塊中的測試情況
案例一為GPGPU設計模塊，工作頻率1GHz，包含宏單元246，布局規劃如圖3所示。其中，左圖為設計人員耗時5天通過手工調整和迭代擺放出的宏單元布局，右圖為AmazeFP用時不到2小時自動擺放的宏單元布局。
圖3 GPGPU模塊的宏單元布局對比
將圖3中的兩個布局規劃結果應用于完全相同的布局布線流程，最終對比繞線之后的PPA質量，如圖4所示。AmazeFP在時序、繞線以及功耗方面均取得了可觀的進步。其中，對比設計人員的布局規劃，AmazeFP的布局規劃在時序方面，WNS（Worst Negative Slack，最差負時序裕量）由-266ps提升至-14ps, 提升了%；TNS（Total Negative Slack，總負時序裕量）提升了%；設計總繞線長度縮短%；靜態功耗降低%。
圖4 GPGPU用戶和工具布局規劃的PPA對比
對比兩個不同的布局布線結果的模塊分布，如圖5所示。
圖5 GPGPU用戶和工具布局規劃的模塊分布以及路徑對比
相對于用戶的布局規劃，應用AmazeFP布局規劃的模塊分布更加緊湊，而用戶布局規劃的模塊分布相對分散，對比其中標識橙色的模塊分布對比尤為明顯。具體分析時序最差的一條路徑，分別在兩個不同布局規劃中對比，即圖5中標識為黃色的路徑。在用戶的布局規劃中，這條路徑由寄存器連接到宏單元，起點寄存器在整個設計的最底端，而終點寄存器在設計的最頂端，整條路徑長度超過1600um。而在AmazeFP布局規劃中對比同一條路徑，可以看到路徑終點的宏單元被放置在設計的最底端，起點寄存器仍然在靠近設計端口的位置，同一條路徑的長度大幅度縮短，時序也得到了明顯的提升。
案例二：在視頻編解碼設計模塊中的測試情況
案例二為視頻編解碼設計模塊，工作頻率為，包含宏單元44個，其布局規劃如圖6所示。
圖6 視頻編解碼模塊的宏單元布局對比
其中，左圖為設計人員耗時3天通過手工調整和迭代擺放出的宏單元布局，右圖為AmazeFP用時小時得到的宏單元布局。將圖6中的兩個布局規劃結果應用于完全相同的布局布線流程，最終對比繞線之后的PPA質量，如圖7所示。
圖7 視頻編解碼模塊基于用戶和工具布局規劃的PPA對比
對比設計人員的布局規劃結果，AmazeFP的布局規劃在時序上實現了%的WNS提升和%的TNS提升；繞線長度也得到了一定改善；靜態功耗降低了%。
進一步對比兩個布局規劃的模塊分布，如圖8所示。可以看到，用戶設計的布局規劃結果中，模塊的分布相對分散，受制于模塊之間的交互關聯，一些模塊被分割成了多個部分，并且分布在相對較遠的位置，如左圖中的模塊A，模塊B和C都被分割成多個部分。而對比右圖中相應的模塊分布，可以看到同一模塊被分割的現象并不明顯，模塊的分布較為集中，這將更有利于推進該設計的PPA優化。
圖8 視頻編解碼設計基于用戶和工具布局規劃的模塊分布對比
具體分析兩個布局規劃的時序結果，按照路徑分組（Path Group）進行分類對比，如表1 所示。其中對于寄存器到時鐘門（Reg_to_ICG）的時序路徑分組，AmazeFP的布局規劃獲得了%的WNS收益，%的TNS收益，以及%的NVP（Number of Violating Path, 違例路徑條數）提升；而對于寄存器到宏單元的時序路徑（Reg_to_Mem）分組，AmazeFP的布局規劃則獲得了%的WNS收益，%的TNS收益，以及%的NVP收益。
表1 視頻編解碼模塊布局布線后的時序對比
圖9中左圖高亮出了用戶布局規劃中最差的一條Reg_to_ICG時序路徑，其中紅色五星標識了該路徑的終點，即時鐘門邏輯（ICG）的位置，黃色圓點標識了該時鐘門邏輯的扇出（Fan-out）寄存器的分布，橘色圓點標識了該時鐘門邏輯的扇入（Fan-in）寄存器的分布。右圖則對應高亮出了同一個時鐘門邏輯的位置以及其Fan-out和Fan-in的寄存器分布。對比圖9的左右兩幅圖，可以看出在AmazeFP的布局規劃中，ICG上一級寄存器分布范圍相對左圖更為集中，Reg_to_ICG的整體路徑相對更短，路徑時序也得到了更好的優化結果，WNS由-107ps提升至-33ps。
圖9 視頻編解碼模塊的Reg_to_ICG路徑對比
對于寄存器到宏單元的時序路徑（Reg_to_Mem），AmazeFP的布局規劃結果也表現優異。對比用戶布局規劃中最差的一條Reg_to_Mem路徑，以及AmazeFP的布局規劃中到同一個宏單元的路徑，如圖10所示。用戶布局規劃中，該宏單元放置在整個設計的右下角，其上一級寄存器則位于距離較遠的綠色模塊（模塊A）的位置。而對比右圖AmazeFP的布局規劃結果，該宏單元被工具放置在設計的頂端，而模塊A也分布在距離路徑終點的宏單元不遠的位置，因此Reg_to_Mem的路徑相對更短，時序優化結果更佳，WNS由-71ps提升至0ps。
圖10 視頻編解碼模塊的Reg_to_Mem路徑對比
AmazeFP的數據流導向引擎以及高度智能的擁塞感知能力能夠在兼顧性能、功耗、面積（PPA）的同時實現更為合理的宏單元布局，給后續環節提供了良好的開端，也助力設計在整體布局布線流程中得到更優的結果，最大限度地減少了整個布局布線流程的迭代次數，助力設計更快收斂，加速高質量的流片。
AmazeFP優客計劃
當芯片的先進工藝制程不斷進步，晶體管結構變得日益復雜，電路設計需要考慮的實現難點越來越多，EDA工具也因此迎來新的挑戰，基于開發者的更先進需求，在原有的工具基礎上保持不斷更新，才能幫助開發者更加高效地實現芯片量產。
數字實現EDA工具是非常復雜的軟件，需要綜合考慮工藝、電路、算法、人工智能等技術，數字實現EDA領域的研發人員尤其匱乏，使得本土集成電路設計企業的難點解決需求很難在第一時間得到響應。芯行紀擁有一支強大的研發團隊，在一年多的時間里完成了從第一行代碼的編寫到百萬行代碼的實現，從底層架構就開始考慮將機器學習、云計算技術如何適配到數據結構，芯行紀啟動的“AmazeFP優客計劃”，正是基于這樣的研發實力，最主要的設想就是零距離貼近本土市場，聆聽廣大集成電路企業與時俱進的創意需求或者亟待解決的設計難點，在已有的自主研發的產品基礎上進行快速定制化開發，將新功能及時呈現至后續的更新產品中。
合作伙伴可訪問芯行紀官方網站（），在AmazeFP產品頁面中提交創意或者難點解決需求，芯行紀會安排專業的篩選和及時的溝通，還將為最后成功入選確定需求的參與者提供豐厚的禮品。
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